如何為您的時序應(yīng)用選擇正確的PLL振蕩器

來源：金洛鑫瀏覽：- 發(fā)布日期：2025-08-27 09:23:34【大中小】

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如何為您的時序應(yīng)用選擇正確的PLL振蕩器
十多年前,頻率控制行業(yè)推出了基于鎖相環(huán)(PLL)的振蕩器,這一創(chuàng)新開創(chuàng)了傳統(tǒng)石英晶體振蕩器(XO)以前無法提供的幾項功能.利用內(nèi)部時鐘頻率合成器IC技術(shù),可以對基于PLL的XO進行編程,以支持各種頻率.這一突破消除了切割和加工石英以使其在特定頻率下共振所需的材料加工步驟.這一創(chuàng)新還使得基于PLL的XO可以進行頻率編程,并在極短的交付時間內(nèi)交付給客戶.鑒于傳統(tǒng)振蕩器的交付周期可能接近14周或更長,許多硬件設(shè)計人員由于可編程振蕩器具有顯著的提前期優(yōu)勢,他們爭相利用可編程振蕩器.不幸的是,出現(xiàn)了重大問題.一些從使用傳統(tǒng)XO遷移到使用基于PLL的XO的設(shè)計遇到了抖動相關(guān)的問題,導(dǎo)致了應(yīng)用相關(guān)的故障,從通信鏈路中過高的誤碼率到不可操作的SOC和處理器.這些這些問題迫使許多IC供應(yīng)商規(guī)定,基于PLL的振蕩器不能與其器件結(jié)合使用.這種變化使得硬件設(shè)計人員很難利用基于PLL的振蕩器提供的頻率靈活性和短超前優(yōu)勢.

抖動產(chǎn)生在級聯(lián)PLL應(yīng)用中,如FPGA和PHY時鐘,XO參考時鐘抖動與FPGA/PHY的內(nèi)部PLL抖動混合.從低抖動晶振XO參考開始(例如<<1psRMS相位抖動)最大限度地提高了FPGA/PHY內(nèi)部PLL所能產(chǎn)生的容許抖動量,從而最大限度地提高了整體設(shè)計的裕量.抖動峰化當?shù)谝患壓偷诙塒LL的環(huán)路帶寬相同時,級聯(lián)PLL存在抖動峰化導(dǎo)致抖動過大的風(fēng)險.通過使用內(nèi)部PLL帶寬相對較低的基于PLL的振蕩器,可以輕松降低這種風(fēng)險.PLL應(yīng)具有良好的阻尼,以確保峰化小于1%(小于0.1dB).普通SoC/FPGA中第二級PLL的帶寬通常為>1兆赫.使用具有低抖動峰化和低得多的內(nèi)部帶寬的基于PLL的振蕩器,可確保其峰化不會與下游PLL的帶寬重疊.這種架構(gòu)使第二級PLL能夠輕松跟蹤第一級PLL的變化,同時保持可接受的環(huán)路穩(wěn)定性和相位裕量.
相位噪聲您如何知道基于PLL的振蕩器是否適合您的應(yīng)用？使用示波器可以很容易地觀察到振蕩器的周期抖動.振蕩器相位噪聲可以用頻譜分析儀測量設(shè)備晶振.如果您沒有頻譜分析儀,請聯(lián)系您的頻率控制供應(yīng)商進行相位噪聲測量.利用應(yīng)用所需的相關(guān)抖動積分帶寬,可以直接從相位噪聲圖計算相位抖動.相位噪聲圖還顯示了參考時鐘的雜散性能.可以輕松測量雜散對相位抖動的影響,以確保滿足應(yīng)用要求.相位噪聲圖還會顯示內(nèi)部PLL的任何峰化效應(yīng).過阻尼PLL將呈現(xiàn)低峰值.選擇振蕩器時,一個重要的考慮因素是電源噪聲濾波.內(nèi)置電源電壓調(diào)節(jié)功能的振蕩器提供噪聲抑制,確保器件在受到系統(tǒng)級噪聲影響時不會違反其規(guī)定的抖動規(guī)格,從而實現(xiàn)更具彈性的工作.

認證與質(zhì)量標準
基礎(chǔ)認證:RoHS(環(huán)保),REACH(有害物質(zhì)管控)
行業(yè)認證:工業(yè)級需符合IEC60068可靠性標準,車規(guī)需AEC-Q200認證,醫(yī)療設(shè)備需ISO13485認證
生產(chǎn)標準:選擇通過ISO9001質(zhì)量管理體系認證的廠商,確保批量生產(chǎn)的一致性
從選型需求到落地
定義需求邊界:明確應(yīng)用場景(消費/工業(yè)/汽車),目標頻率,溫度范圍,功耗上限,
篩選核心參數(shù):按"頻率精度,相位噪聲/抖動,接口類型,封裝"的優(yōu)先級,初步篩選型號
驗證兼容性:確認供電電壓,參考時鐘,后級芯片接口是否匹配,避免電路設(shè)計沖突
評估可靠性:檢查是否符合行業(yè)認證(如AEC-Q200),抗振動/沖擊性能是否滿足環(huán)境需求
優(yōu)化成本與靈活性:若需后期調(diào)試,選擇可編程型號,若空間有限,優(yōu)先小封裝

技術(shù)支持確認:選擇能提供選型指導(dǎo),樣品測試支持的廠商,降低集成風(fēng)險

如何為您的時序應(yīng)用選擇正確的PLL振蕩器

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