當(dāng)今時(shí)代速度就代表效率,無(wú)論是人還是機(jī)器,每天要處理的數(shù)據(jù)和信息越來(lái)越多,沒(méi)有高效的效率,根本完成不了工作所需,信號(hào)傳送/接收,數(shù)據(jù),信息分隔不開(kāi),那么是什么在支撐著信號(hào)的接收與發(fā)送呢?在相關(guān)的設(shè)備和工具里,都可以找到多顆石英晶體振蕩器,它主要的作用就是通過(guò)自身的特有的壓電效應(yīng),頻率振蕩,通電后接連其他元件啟動(dòng),讓產(chǎn)品各個(gè)系統(tǒng)工作.

在高速應(yīng)用中,信號(hào)在過(guò)渡區(qū)域中移動(dòng)得越快,產(chǎn)生的抖動(dòng)就越少,為當(dāng)今的高速數(shù)字電子設(shè)備設(shè)計(jì)時(shí)鐘生成和分配系統(tǒng)給設(shè)計(jì)界帶來(lái)了許多挑戰(zhàn).在較高速度下,傳輸線及其組件的行為與較低速度下的行為不同,如果沒(méi)有正確指定和配置,則會(huì)產(chǎn)生抖動(dòng),噪聲,反射和串?dāng)_等信號(hào)完整性問(wèn)題.因此,當(dāng)設(shè)計(jì)人員接近將具有高速數(shù)字應(yīng)用的項(xiàng)目時(shí),他們必須考慮在低速應(yīng)用中不必要的各種信號(hào)完整性規(guī)定.

規(guī)劃高速數(shù)字項(xiàng)目的主要挑戰(zhàn)包括:

最大限度地減少定時(shí)抖動(dòng).對(duì)于高速,高頻電子設(shè)備來(lái)說(shuō),有源晶振具有低定時(shí)抖動(dòng)至關(guān)重要.較差的抖動(dòng)特性不僅會(huì)影響數(shù)據(jù)錯(cuò)誤,還會(huì)導(dǎo)致使用此源作為參考的鎖相環(huán)失敗.如果要將源用作顯示時(shí)鐘參考,則結(jié)果將是模糊的顯示.通常,信號(hào)在過(guò)渡區(qū)域中移動(dòng)得越快,產(chǎn)生的系統(tǒng)抖動(dòng)就越小(見(jiàn)圖1).

減少排放.在高速應(yīng)用中,產(chǎn)生電磁干擾(EMI)的可能性顯著增加.隨著數(shù)字速度的提高,有關(guān)EMI降噪的FCC規(guī)范變得越來(lái)越嚴(yán)格.設(shè)計(jì)人員需要解決諸如傳輸線,差分晶振信號(hào),信號(hào)幅度和諧波含量等特性,以便最大化傳遞給負(fù)載的能量,從而減少能量發(fā)射量.確保穩(wěn)定.通常,您設(shè)計(jì)的電子系統(tǒng)的指定工作頻率越高,時(shí)鐘穩(wěn)定性就越關(guān)鍵.不穩(wěn)定的時(shí)鐘性能可能導(dǎo)致數(shù)字系統(tǒng)中的誤碼率,錯(cuò)誤數(shù)據(jù)或數(shù)據(jù)丟失,這些都是局域或廣域系統(tǒng).

傳輸線阻抗匹配.必須測(cè)量整個(gè)傳輸線的阻抗和長(zhǎng)度,并與每個(gè)終端匹配.如果忽略阻抗匹配,則可能發(fā)生發(fā)射,串?dāng)_和反射.電源考慮因素.這里的主要考慮是確保時(shí)鐘無(wú)噪音.對(duì)于當(dāng)今更高速的系統(tǒng),低電源消耗要求也在增加.

一種有效的方法論

在高速應(yīng)用中實(shí)現(xiàn)最佳系統(tǒng)性能的關(guān)鍵始于一種有效的時(shí)鐘生成和分配設(shè)計(jì)方法.簡(jiǎn)而言之,設(shè)計(jì)人員應(yīng)采用一種方法,將各種時(shí)鐘生成和分配組件作為一個(gè)完整的解決方案,而不是單個(gè)部件.應(yīng)在項(xiàng)目開(kāi)始時(shí)仔細(xì)注意選擇適當(dāng)?shù)牟考碗娐贩峙浞椒?/span>,同時(shí)牢記各部件之間的相互關(guān)系.此外,重要的是在設(shè)計(jì)進(jìn)行時(shí)考慮操作頻率下所有有源晶振和無(wú)源晶振的特性阻抗.

正確選擇以下時(shí)鐘生成和分配組件至關(guān)重要(參見(jiàn)圖2):

1.晶體振蕩器及其輸出邏輯

2.時(shí)鐘驅(qū)動(dòng)程序,在某些情況下將包含啟用功能

3.5V或3V電源的CMOS轉(zhuǎn)換器

4.傳輸線(雙絞線,同軸電纜,PCB走線)

時(shí)鐘生成和分配組件注意事項(xiàng)

1.貼片振蕩器和邏輯選擇選擇合適的晶體振蕩器在高速應(yīng)用中至關(guān)重要,因?yàn)樗鼘檎麄€(gè)時(shí)鐘分配系統(tǒng)提供時(shí)鐘參考.

2.交流性能隨電壓,溫度和頻率保持不變可以實(shí)現(xiàn)相對(duì)于電源電壓的電平,閾值和噪聲容限的小于1mV/V的殘余靈敏度.對(duì)于結(jié)溫,殘余靈敏度小于0.1mV/C實(shí)現(xiàn)了相同的參數(shù).

晶體振蕩器質(zhì)量

除了確保波形中的低抖動(dòng)外,設(shè)計(jì)人員還應(yīng)確保振蕩器本身的抖動(dòng)最小化.這是通過(guò)選擇包含非常高Q晶體的振蕩器來(lái)實(shí)現(xiàn)的.此外,石英晶體應(yīng)調(diào)諧到振蕩器電路以供振蕩器制造商優(yōu)化.在嚴(yán)格晶體振蕩器應(yīng)用中使用PLL合成器通常需要±20ppm的頻率穩(wěn)定性,小于600皮秒的快速上升和下降時(shí)間,低特性抖動(dòng)以及正發(fā)射極耦合邏輯(PECL)差分輸出.頻率穩(wěn)定性將提供可靠的系統(tǒng)參考,而波形的快速上升和下降時(shí)間將導(dǎo)致低系統(tǒng)抖動(dòng).(雖然快速上升和下降時(shí)間使轉(zhuǎn)換飽和可能會(huì)引入不必要的噪聲,但這種噪聲將通過(guò)使用差分信號(hào)來(lái)抵消.)

邏輯選擇:PECL優(yōu)勢(shì)

在高速應(yīng)用中,使用PECL邏輯輸出提供了超過(guò)CMOS邏輯輸出技術(shù)的關(guān)鍵優(yōu)勢(shì).與CMOS技術(shù)不同,PECL技術(shù)具有差分輸出,這對(duì)減少排放至關(guān)重要.然而,與CMOS一樣,PECL從正電源(而不是為ECL邏輯技術(shù)供電的負(fù)電源電壓)獲得其工作功率,從而在負(fù)載點(diǎn)實(shí)現(xiàn)與CMOS邏輯接口的必要兼容性.

此外,PECL技術(shù)允許電壓補(bǔ)償,以進(jìn)一步抑制正電壓源上的噪聲.所有現(xiàn)代PECL貼片晶體振蕩器均包含片內(nèi)帶隙調(diào)節(jié)器,可針對(duì)電源電壓以及結(jié)溫和環(huán)境溫度的變化提供噪聲容限的電壓補(bǔ)償.由于PECL電路由通過(guò)轉(zhuǎn)向邏輯切換到負(fù)載電阻的電源調(diào)節(jié)電流源組成,因此設(shè)計(jì)人員可以通過(guò)兩種方式獲益:

1)供電電流隨工作頻率保持不變.

2)應(yīng)避免振蕩器設(shè)計(jì),因?yàn)槎秳?dòng)是由鎖相環(huán)中的噪聲產(chǎn)生的.

其他振蕩器注意事項(xiàng)

在PECL系統(tǒng)中,所有振蕩器電路都應(yīng)使電源在振蕩器處良好地去耦.PECL器件需要積極地解決此問(wèn)題,因?yàn)?/span>PECL僅參考電源的最正面.因此,對(duì)于PECL,Vcc需要盡可能無(wú)噪聲.由于振蕩器特性確實(shí)隨負(fù)載阻抗和負(fù)載偏置電壓而變化,因此必須指定所使用的實(shí)際負(fù)載并將其傳達(dá)給振蕩器供應(yīng)商.所選振蕩器應(yīng)具有至少45％最小值和55％最大值的緊密對(duì)稱(chēng)性,并應(yīng)產(chǎn)生可重復(fù)的波形以確保信號(hào)一致性.實(shí)現(xiàn)最佳系統(tǒng)性能的有效方法將各種時(shí)鐘生成和分配組件作為完整的解決方案.應(yīng)在項(xiàng)目開(kāi)始時(shí)仔細(xì)選擇適當(dāng)?shù)慕M件,并牢記組件之間的相互關(guān)系.